我尝试使用quartus II v.17将系统Verilog RTL设计合成到Stratix 10器件，但不断出现以下错误。
Info（12627）：Pin~ALTERA_MSEL0~保留在AY8位置
信息（12627）：Pin~ALTERA_MSEL1~保留在AY13位置
信息（12627）：Pin~ALTERA_MSEL2~保留在AR14位置
错误（18994）：配置方案＆＃34;被动序列＆＃34;对设备无效
我的所有顶级端口都已分配VIRTUAL_PIN ON，因为这只是较大设计的一小部分，我只想查看它是否合成。所有Stratix 10器件都会发生错误。 MSEL＃引脚位置因设备而异。
导致错误的原因是什么？如何解决？我如何告诉Quartus II不要使用＆＃34;被动序列＆＃34;？
谢谢。
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Altera论坛收到了以下解决方案。
去Asigments-＆gt;设备 - ＆gt;器件和引脚选项 - ＆gt;配置以更改配置模式。您也可以尝试使用Asigments中的设置 - ＆gt;设备 - ＆gt;器件和引脚选项 - ＆gt;双用途引脚部分
tcl命令是
set_global_assignment -name STRATIXV_CONFIGURATION_SCHEME“ACTIVE SERIAL X1”
解决了这个问题。