Question

我试图用FPGA控制4台电机。（Verilog HDL）我使用始终的块和自定义模块（控制一个伺服电机，它的输入值-L_CTRL和R_CTRL确定伺服电机是向左还是向右旋转一步）来制作代码。

这是自定义模块代码：

module Servo(CLK, RESETN, L_CTRL, R_CTRL, SERVO);

input CLK;
input RESETN, L_CTRL, R_CTRL;
output SERVO;
integer REG, CNT;
reg L, R;
reg SERVO;

always @(posedge RESETN or posedge CLK)
begin
    if (RESETN) CNT = 0;
    else
    if (CNT >= 199) CNT = 0;
    else CNT = CNT + 1;
end

always @(posedge RESETN or posedge CLK)
begin
    if (RESETN)
        REG = 15;
    else
    begin
    L <= L_CTRL; R <= R_CTRL;
    if (L == 0 & L_CTRL & REG > 7)
        REG = REG - 1;
    else if (R == 0 & R_CTRL & REG < 23)
        REG = REG + 1;
    end
end

always @(CNT or REG)
begin
if (CNT < REG)
    SERVO = 1;
else
    SERVO = 0;
end
endmodule

我制作了控制4台电机的代码：

module Servo_Motor(direction,CLK,RESETN,SERVO);
    input [1:0]direction;
    input CLK, RESETN;

    reg L_CTRL, R_CTRL;
    reg [3:0] SERVO;
    output [3:0] SERVO;
    //servo0, servo1->x_axis
    //servo2, servo3->y_axis

    always @(posedge RESETN or posedge CLK)
    begin
        if(direction==2'b01)//east
        begin
            L_CTRL<=0; R_CTRL<=1;
            Servo S0(CLK, RESETN, L_CTRL, R_CTRL, SERVO[0], enable_0);
            Servo S1(CLK, RESETN, L_CTRL, R_CTRL, SERVO[1], enable_1);
            SERVO[2]<=0;
            SERVO[3]<=0;            
        end

        else if(direction==2'b11)//SOUTH
        begin
            L_CTRL<=1; R_CTRL<=0;
            Servo S2(CLK, RESETN, L_CTRL, R_CTRL, SERVO[2], enable_2);
            Servo S3(CLK, RESETN, L_CTRL, R_CTRL, SERVO[3], enable_3);
            SERVO[0]<=0;
            SERVO[1]<=0;
        end

        else if(direction==2'b10)//WEST
        begin
            L_CTRL<=1; R_CTRL<=0;
            Servo S0(CLK, RESETN, L_CTRL, R_CTRL, SERVO[0], enable_0);
            Servo S1(CLK, RESETN, L_CTRL, R_CTRL, SERVO[1], enable_1);
            SERVO[2]<=0;
            SERVO[3]<=0;    
        end

        else if(direction==2'b00)//NORTH
        begin
            L_CTRL<=0; R_CTRL<=1;
            Servo S2(CLK, RESETN, L_CTRL, R_CTRL, SERVO[2], enable_2);
            Servo S3(CLK, RESETN, L_CTRL, R_CTRL, SERVO[3], enable_3);
            SERVO[0]<=0;
            SERVO[1]<=0;
        end
    end 
endmodule

我想在侧面调用模块始终会导致错误。有没有其他算法/方法来解决这个问题？

感谢。

Answer 1

虽然我不能100％确定你想从Servo_Motor模块输出什么，但似乎很多人误解了Verilog如何合成到FPGA配置中。首先，正如您所知，您无法在always块中实例化模块;有关模块的解释以及如何使用它们，请参阅此答案：

How can i instantiate a module inside an if statement in verilog?

基本上，模块是设计中执行特定任务的结构，它们不像函数一样被调用。就FPGA而言，它们是对硬件块的描述，它必须如何表现，它具有什么样的寄存器等等。在您当前的代码中，您试图调用它们来执行任务然后＆＃34;返回＆＃34;结果，当你需要实例化它们（因此它们独立于direction存在）并使用它们的输出时，取决于direction。

其他一些指示：

1）Servo模块没有启用行，因此在更改模块实例化的位置时应将其删除。

2）对于组合逻辑使用非阻塞分配（<=）用于寄存器（即，时钟always块）和阻塞分配（=）（就像你最后一样）在Servo模块中阻止，这是正确的）。请注意，REG和CNT需要切换到NBA。

3）对于最后一个块（以及任何其他组合always块），使用always @(*)而不是always @(CNT or REG)，最好使用隐式敏感列表而不是显式以避免锁定< / p>

4）RESETN建议断言低复位，同时实现断言高复位。要么将网名为RESET，要么使用negedge和if (~RESETN)

5）integer类型仅被指定用于模拟，改为使用reg [31:0]（或者你真正需要多少位）。

希望这有助于澄清一些观点，在RTL中思考与编程非常不同。

使用FPGA控制4个电机

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