Verilog CMOS或门错误

Question

在cmd中它显示y = z如何修复它。什么是我的代码？ 我想得到a = 1 b = 1 y =什么？不是z。

见下面的屏幕：

这是我的代码

module or2(input a, b, output y);

  nmos(wire1,a,b);
  pmos(wire1,0,b);
  pmos(y,a,b);

endmodule

module OR_tb();
  reg a,b;
  wire y;

  or2 dut(a, b, y);

  initial
    begin
      $monitor("a = %b b = %b y = %b",a,b,y);
      a=0;  
      b=0;
      #1; b=1;
      #1; a=1; b=0;
      #1; b=1; 
      #1;
      $finish;
    end

endmodule