VHDL中的真值表

Question

我必须对实体的行为进行编程：

library IEEE;
use IEEE.std_logic_1164.all;

entity truth_table is
    port(   A,B,C,D : in    std_logic;
            O       : out   std_logic);
end truth_table;  

使用以下代码在文件中声明此实体：

library IEEE;
use IEEE.std_logic_1164.all;

architecture behavior of truth_table is

begin

end behavior;

并具有以下属性：

•输入：A，B，C，D，类型为std逻辑

•输出：带有std逻辑类型的O

第一个（代码）实体应按照以下真值表行事：

鼓励使用像Karnaugh Veith（KV图）这样的优化算法进行简化。

我做了什么？

我正朝着正确的方向前进吗？

Answer 1

最好将代码发布为code而不是图片。即使是图像，我也能看到你得到了：

0 <= A AND B AND C AND D; -- your output is O, not 0

由于某种原因，你重复了两次相同的作业。

布尔方程与真值表不匹配。