在Quartus II状态机中，我有一个8位输入。在状态到状态转换之一中，我想检查输入的低4位，例如7或不是
代码我添加到转换条件
input[3:0] == 7
但每次我想制作vhdl都会给我这个错误：
HDL file generation was NOT successful, Error (154013): Component 01 contains an illegal name character combination
我不知道我是否可以这样检查 我不太了解编码verilog和我使用图表
答案 0 :(得分：0)
input是一个保留字 - 你不能有一个名为＆＃34;输入＆＃34;的信号。
您可能希望改用输入信号的名称（即input [7:0] foo; ... (foo [3:0] == 7)）