Verilog是从阵列中读取的可合成的

Question

以下代码是否可以合成？

actors.forEach(function(item) {

  item.hello();
})

Answer 1

是的，如果litlen_buff0_out被正确地声明为output / inout或signal，那么这样的构造是可合成的。

只要数组切片具有恒定大小，就可以将信号用作数组索引。例如这段代码：

reg [15:0] litlen_buff0[3:0];
reg [1:0]  rcount0;

assign litlen_buff0_out = litlen_buff0[rcount0 : 0];

不可合成，因为综合工具不知道右手操作数的确切大小。