Question

我想合成一个带有正边沿时钟和低电平有效复位的FF。我写了以下Verilog代码：

module dff_rstL (q,qn,clk,d, clearL);
input  clk,d, clearL ;
output q,qn;
reg q;
always @(posedge clk or negedge clearL)            //asynchronous reset
 begin
    if (clearL) begin
        q <= d;             
    end
 else    begin       
     q <= 1'b0;                 
   end         
end
assign  qn=~q;
endmodule

但是我在合成过程中遇到以下错误：

无法测试变量＆lt; clearL＆＃39;因为它不是在事件表达中或极性错误。（ELAB-300） * Presto编译因1个错误而终止。 *

你知道我能让它合成吗？非常感谢!!!

Answer 1

测试逻辑应该是~clearL并且第一行/条件是复位块。

id:
  001
grades:
  -
    reading: A
    writing: A
    math: A
  -
    reading: A
    writing: A
    math: A
name:
  Albert

Verilog中的可合成FF，具有低电平有效复位

1 个答案: