Question

我创建了两个verilog模块，我现在想在第三个模块中实例化。我希望第三个模块的输入进入第一个，然后第一个的输出作为第二个模块的输入，然后最后第二个模块的输出作为整个模块的输出，如果有的话可以展示一个如何以一般方式做到这一点的例子，我将非常感激。谢谢领域

Answer 1

这很容易：

module one (input I, output O);
  assign O = I;
endmodule

module two (input I, output O);
  assign O = I;
endmodule

module top (input I, output O);

  wire W;

  one inst1 (.I(I), .O(W));
  two inst2 (.I(W), .O(O));

endmodule

http://www.edaplayground.com/x/2Mca

默认情况下，输入和输出是电线。您可以直接将它们连接到模块输入和输出。内部连接需要一根或多根内部电线。

实例化模块verilog

1 个答案: