verilog生成实例化模块

Question

有没有人知道如何使用generate命令多次实例化以下模块？

    module osc
         (
             input wire [7:0] osc_i,
             output reg [7:0] osc_o
         );

         always @(osc_i) osc_o = osc_i;
    endmodule

提前致谢。

Answer 1

instantiate-n-times-a-given-module的副本。

但Verilog 2001及以上版本的基本语法是：

genvar i;
generate 
  for (i = 0; i < n; i = i + 1) begin
    myModule instance();
  end
endgenerate