在verilog

Question

我有一段verilog代码，我正在尝试合成。那里有一条线，

MUX2B_XB gas34 ( notPropSig, OECin, generate, notCoutSig );

实例化模块。其中，模块实现了一个简单的布尔逻辑。但是，合成器出错：

  

“generate”附近的语法错误。

在实例化时，我无法理解在此上下文中使用'generate'语句，以及如何在不影响预期功能的情况下解决错误。

Answer 1

您似乎尝试使用generate作为变量名称，并将该变量连接到模块的第3个端口。但是，generate是Verilog关键字，不能用作变量名称（另一个示例是尝试将always用作logic [1:0] always;之类的变量，不能将此类关键字用作变量名称）。您只需更改该变量的名称：

logic gen; // Or whatever the type and width of this line should be
...
MUX2B_XB gas34(notPropSig, OECin, gen, notCoutSig);

如果您确实使用了generate构造的内容，那么您需要提供更多上下文，以便我们提供帮助。