SystemVerilog错误

Question

错误：（vlog-13069）C：\ Modeltech_pe_edu_10.4a \ examples \ tb.sv（192）：near＆＃34;（＆＃34 ;:语法错误，意外＆＃39;（＆＃39; ，期待＆＃39 ;;＆＃39;或＆＃39;，＆＃39;。

我不知道发生了什么。在Aldec上，代码效果很好。

program automatic process (dut_io.TB a);            
parameter CLK_CYCLE=40;
parameter num_data=16;
......


endprogram

process process_instance (dut_io.TB);    //here shows the error

Answer 1

process是SystemVerilog中的内置类。参见IEEE Std 1800-2012§9.7细粒度过程控制和附录G.6 过程。将您的process重命名为非保留字，例如myProcess。

dut_io.TB中的program automatic process (dut_io.TB a);应该是接口名称（例如：my_interface）或接口名称点模式（例如：my_interface.my_modport。它不应该是分层路径到接口的实例。