Systemverilog类型转换

Question

我试图将一个常量赋给由参数确定的长度数组。 这是我的代码

parameter CONSTANT = 5;
parameter LENGTH   = 8;

typedef logic [(LENGTH-1):0] t_length;

t_length b,c;

assign b = t_length'(CONSTANT);
assign c = t_length'('b0);

以上代码是否有效？