Question

我收到错误：output or inout port "Qout" must be connected to a structural net expression。我评论了以下代码中出现错误的行（代码被修剪/压缩）。我搜索了一个答案，似乎我无法为reg分配输入/输出端口。我认为一种解决方案是将Q更改为线路，但Q是我的eightBitRegister模块中的always-block的一部分，因此它必须是reg。我怎样才能解决这个错误？

`timescale 1ns / 1ns

module lab4_3(SW, KEY, LEDR);
    input [9:0] SW;
    input [3:0] KEY; 
    output [7:0] LEDR;

    eightBitRegister eight1(
                .DATA_IN(SW[7:0]),
                .parallelloadn(KEY[1]),
                .rotateRight(KEY[2]),
                .clock(KEY[0]),
                .reset(SW[9]),
                .Q(LEDR[7:0])       
    );      
endmodule

module eightBitRegister(DATA_IN, parallelloadn, rotateRight, reset, clock, Q);
    input [7:0] DATA_IN;
    input parallelloadn;
    input rotateRight;
    input reset;
    input clock;
    output[7:0] Q;


    register reg0(.Qout(Q[0]),  //GETTING ERROR HERE
                .right(Q[1]),
                .left(Q[7]),
                .D(DATA_IN[0]),
                .loadleft(rotateRight),
                .loadn(parallelloadn),
                .clk(clock),
                .rst(reset));

   reg [7:0] Q;
    always @(*)
    begin
     case({parallelloadn,rotateRight})
        2'b00: Q = DATA_IN; 
        2'b01: Q = DATA_IN;  
        2'b11: Q = Q >> 1;
        2'b10: Q = Q << 1;
     endcase
    end

endmodule

module register(Qout, right, left, D, loadleft, loadn, clk, rst);
    input right, left;
    input D;
    wire datato_dff, rotatedata;
    input loadleft, loadn;
    input clk, rst;
    output Qout;

flipflop F0( 
    .d(datato_dff), 
    .q(Qout), 
    .clock(clk),
    .reset(rst) 
);

module flipflop(d, q, reset, clock); 
    input reset, clock;
    input d;
    output q;
    reg q;
    always @(posedge clock)
    begin
        if (reset == 1'b0) 
            q <= 0; 
        else 
            q <= d; 
    end

endmodule

Answer 1

首先，endmodule实例化后flipflop F0丢失了。 Verilog不支持嵌套模块（这可能是拼写错误）。

其次，Qout由多个驱动程序驱动。您已从Qout驱动.Qout(Q[0])，即来自寄存器模块和always阻止。这是非法的。

模块的输出必须连接到wire。即使Qout是输出端口，它也可用作驱动Q的逻辑的输入。因此，您需要从register模块中获取电汇并使用它来驱动Q模块的eightBitRegister。

下图显示了输入，输出和输入端口的端口连接规则。

我已经修改了你的代码了。这里，临时电线用作解决方法。该代码位于EDAPlayground。

Verilog错误：必须连接到结构网表达式

1 个答案: