verilog行为RTL到结构

Question

我被指派手动将以下RTL转换为结构等效项。我不明白你是如何转换它的。在verilog中这段代码的结构描述是什么？我应该采取什么措施？

module cou(
  output reg [7:0] out,
  input [7:0] in,
  input iti,
  input c,
  input clock);

  always @(posedge clock)
    if (iti == 1)
      out <= in;
    else if (c == 1) 
      out <= out + 1;
endmodule

Answer 1

以下是基本流程：

• always @(posedge clock)告诉您没有异步复位或设置的正边D触发器。
• out是always声明中唯一分配的值。 out的大小告诉您所需的翻牌次数。
• 绘制组件级逻辑示意图有助于可视化结构逻辑。

现在需要弄清楚的是触发器D引脚的组合逻辑。我会告诉你，只能使用多路复用器和加法器来完成。