标签： system-verilog quartus
Quartus需要循环命名，即使SystemVerilog没有。有没有办法避免它？ （我可以使用ModelSim，但我的FPGA需要Quartus。）
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你的意思是生成循环标签？始终/初始块内For循环的标签是可选的。
但是需要生成for循环标签，以便在你想要添加约束的情况下知道分层路径，...模拟器会为未命名的生成循环创建一个标签，比如genblk1，genblk2，......但是综合工具需要正确地创建层次结构。
我建议你一直为if / case /添加标签。