Question

嗨，我使用Intel Quartus Prime在SystemVerilog文件的testbench模块中添加了以下代码行：

`timescale 1ns/1ps

 module fo;

    parameter retardo_reset = 150;
    parameter repetir = 2;

    reg clock;
    reg reset;
    reg clear;
    reg rden;
    reg wren;
    reg [7:0] data_in;
    reg [7:0] data_out;
    reg [7:0] queue [$:31];             
    reg [7:0] random_number;

    wire aempty;
    wire afull;
    wire empty;
    wire full;

    // There is more code there ...

但是编译器说，在声明队列的行 reg [7:0] queue [$:31];中存在下一个错误：

错误（10170）：文本附近的fo.sv（15）处的Verilog HDL语法错误：“ $”; 。检查并修复在指定关键字之前或之后出现的所有语法错误。英特尔FPGA知识数据库包含许多文章，其中包含有关如何解决此错误的特定详细信息。访问https://www.altera.com/support/support-resources/knowledge-base/search.html的知识数据库，并搜索此特定的错误消息编号。

您知道我在做什么错吗？因为这是在SystemVerilog中声明受限队列的正确方法。

Answer 1

根据Quartus manual，它目前不支持队列数据类型的综合，即使有界也是如此。

队列声明SystemVerilog编译错误

1 个答案: