标签： logic vhdl hardware fpga
我一直试图设计一个8位ALU，但是我遇到了溢出和Cout问题。我花了几个小时试图做但没有正确的结果，我希望有人解释如何纠正它。非常感谢。
spring-context
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我认为如果你想获得Cout和溢出，最好再创建一个变量 result ：
信号结果：std_logic_vector（4 downto 0）;
根据操作，您可以比较所需的位，以了解它是否带有溢出或溢出。
顺便说一句，它是一个4位ALU，而不是8