Verilog，SystemVerilog的Doxygen替代品？

Question

项目“doxverilog”不受支持，作者的网站没有响应。项目http://intelligentdv.com/downloads/index.html#doxygentools仅适用于SV类层次结构。 AMIQ http://www.dvteclipse.com/ Specador是企业定价过高的产品。 怎么用？

Answer 1

NaturalMs正在被UVM社区使用。 https://verificationacademy.com/forums/downloads/naturaldocs-html-documentation-generator

Answer 2

对于任何想要为Verilog或SystemVerilog生成文档的人，我建议您查看原始问题中提到的IDV doxygen filter。它不仅限于类 - 我发现它在当前状态下是一个可行的选择，并认为它也有很大的潜力。

为了更好地理解这种潜力 - 我目前正在使用它（带有一些小的自定义黑客）来记录用SystemVerilog编写的FPGA项目。该脚本的工作原理是尝试将HDL转换为可以像C ++一样进行解析的内容。例如，我的项目主要记录模块，接口和结构。结构的处理方式与它们在C \ C ++中的处理方式相同，模块和接口都通过将这些结构转换为函数来处理，其中端口记录为@param条目，可重新定义的参数记录为@tparam条目。当代码通过此过滤器运行doxygen时，结果是每个模块和接口都记录为一个函数，其中包含描述，端口定义（参数）和可重新定义参数的描述（模板参数）。这是一个很好的开始，但还有改进的余地。例如，模块实例化当前不被识别为函数调用，因此doxygen不生成表示实例化层次结构的调用图。然而，这似乎是一种可行的增强。

请注意，我链接到项目的Github存储库。作者似乎没有积极地维护项目，但也许如果我们都开始做出贡献，这可以成为完全满足需求的东西。