标签: verilog fpga xilinx hdl
我写了一个名为set_data_zero的任务:
set_data_zero
task set_data_zero; integer i; begin for (i=0;i<4;i=i+1) begin data[i] = 0; end end endtask
此处data是一个声明为integer data[3:0]的全局整数数组。现在我得到了:
data
integer data[3:0]
Xst:2634 ::对于循环停止条件应取决于循环变量或是静态的 Xst:872 ::不支持的目标。