XST和synplify pro忽略了属性

时间:2018-04-17 03:02:10

标签: vhdl xilinx-ise

我使用的是ISE 14.7,synplify pro 2013.03和modelsim 10.2c;现在我遇到了一个问题,即在合成后保留信号的名称,并在ISE和synplify中放置和路由。我在XST中使用了属性keep和keep_hierarchy,在synplify pro中使用了syn_keep,但是在place& route之后在XST中修改了一些reg;并且修改了所有reg 在synplify中,似乎我的属性在这些工具中被忽略了,我的代码在后面,你可以帮助我吗?

attribute keep : string;
attribute keep of wr_adr_ram_1,rd_adr_ram_1 : signal is "true";

attribute keep_hierarchy : string;
attribute keep_hierarchy of Behavioral : architecture is "true";

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