Question

我正在尝试创建一个在NCO中使用的累加器，但是会出现一些奇怪的错误。我对VHDL很新，所以感谢任何帮助，这是我的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.all;    -- for std_logic and std_logic_vector
use IEEE.NUMERIC_STD.all;       -- for unsigned type

---------------------------------------------------------------------
-- accumulator entity declaration
---------------------------------------------------------------------       

entity accumulator is

    port(CLK, Reset : in std_logic;
         S  : in std_logic_vector(11 downto 0);
           N : out std_logic_vector(7 downto 0));
end accumulator;

---------------------------------------------------------------------
-- accumulator architecture                                        
---------------------------------------------------------------------   

architecture accumulator_arch of accumulator is

begin   

process (CLK)
      variable ACC : unsigned(11 downto 0) := "000000000000";
      variable STEP : unsigned(11 downto 0) := "000000000000";
    begin
        -- use an "if" statement to synchronise to rising clock edge
        STEP := unsigned(S);
        if (Reset = '1') then
          ACC := "000000000000";

        elsif   rising_edge(clk) then

            ACC := ACC + S;
            --add step size to ACC
        end if;

        N <= std_logic_vector(ACC(11 downto 4));

end process;

end accumulator_arch;

我得到的错误是：

** Error: C:/Modeltech_pe_edu_10.4/Projects/NCO.vhd(34): No feasible entries for infix operator "+".
** Error: C:/Modeltech_pe_edu_10.4/Projects/NCO.vhd(34): Bad right hand side (infix expression) in variable assignment.
** Error: C:/Modeltech_pe_edu_10.4/Projects/NCO.vhd(42): VHDL Compiler exiting

我无法理解为什么我会收到错误，因为我正在添加它的两个无符号变量。

由于

Answer 1

您正在使用S（std_logic_vector）添加ACC（无符号）。您可能打算使用STEP（无符号）。

此外，由于您使用了异步复位，因此必须将Reset添加到过程灵敏度列表中，否则模拟将与实现不匹配。

我认为在这种情况下你会想要同步复位，因为我希望复位由顶级模块而不是全局复位驱动。通过在rising_edge块中移动它来使重置同步：

if rising_edge(clk) then
    if (Reset = '1') then
        ACC := (others => '0');
    else
        ACC := ACC + STEP;
    end if;
end if;

VHDL累加器 - 中缀错误

1 个答案: