Question

我将verilog测试平台转换为VHDL并需要帮助理解一些部分，因为我不熟悉verilog。

initial begin 
ShiftEn <= 1'b1;
FillSel <= 1'b1;
DataIn_i <= 1'b0;
DataIn_q <= 1'b0;

repeat(16) @(posedge clk);
  DataIn_i <= 1'b1;
  DataIn_q <= 1'b1;
@(posedge clk);
  FillSel <= 1'b0;
  DataIn_i <= 1'b0;
  DataIn_q <= 1'b0;
end

提前致谢！

Answer 1

首先，如果您已熟悉Verilog或VHDL，我建议您不要学习另一个。虽然如果你真的需要代码翻译，你应该首先检查Verilog语法，如果你还没有找到任何东西，请在这里询问，因为你的问题不够明确。首先，posedge clk是信号变高时产生某种东西的条款（正边缘）; 1'b1表示你希望二进制数为1位并使其为高，1'b0表示相同，但为低。

互联网上有很多关于Verilog的信息，因此要求提供此类信息并不合适。例如，试试这个

Verilog代码翻译

1 个答案: