Ise

时间：2016-09-30 07:10:03

标签： verilog

我在ISE Project Navigator 2013中合成了我的Verilog代码。我的设备是xc3s400-5pq208。现在我想映射我的代码来分析时间，错误是：

ERROR:Pack:2309 - Too many bonded comps of type "IOB" found to fit this device.
ERROR:Pack:18 - The design is too large for the given device and package. 
Please check the Design Summary section to see which resource requirement for your design exceeds the resources available in the device.

设计摘要中的绑定IOB数量：已使用= 177，可用= 141，利用率= 125％ 这个问题的解决方案是什么？我必须改变我的代码吗？

2 个答案:

答案 0 :(得分：1)

设计中的顶级模块有太多的IO（绑定的comp类型＆＃34; IOB和＃34;）以适合所选的FPGA。

你的设计中有错误，例如错误的顶级模块，或者您的设计只是尝试使用比选择的FPGA更多的IO。

答案 1 :(得分：0)

这意味着您的设计具有比您选择的实际FPGA器件更多的输入和输出。尝试在设备属性窗口中选择不同的FPGA版本。enter image description here

单击此按钮可以更改设备类型 enter image description here

enter image description here

通过更改设备，您可以合成它

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