Question

我正在创建一个名为alpha的新项目，然后我创建了一个新文件test.vhd。

library ieee;
use ieee.std_logic_1164.all;

entity d_latch is 
port(
data_in:in std_logic;
data_out:out std_logic;
enable:in std_logic);
end d_latch;

architecture beh of d_latch is 
begin
process(data_in,enable)
    begin
     if(enable <= '1') then 
        data_out <= data_in;
      end if;
    end process;
end beh;

我将test.vhd添加到项目alpha然后我编译文件。之后我模拟 - >开始模拟然后我检查[+]工作库然后显示其中的模块，但是出现错误信息出现

Error loading design

Answer 1

首先编辑if语句以获得正确的结果：

if(enable <= '1')必须为if(enable = '1')

我模拟了你的代码，没有发现任何错误。模拟结果是正确的。

只需打开modelsim软件，单击文件并更改目录（例如，到test.vhd文件的地址）然后编译test.vhd并模拟它。有时您应该关闭modelsim并再次执行相同的阶段，因为库目录可能会被您自己错误地更改。

Answer 2

我和Modelsim有类似的问题，即使只是对VHDL代码进行微小的更改并重新编译。似乎有用的一件事是将端口模式从缓冲区更改为out或inout，具体取决于设计。

加载设计modelsim PE学生版10.4时出错

2 个答案: