Question

我正在尝试在我的VHDL代码中使用STD_LOGIC。它不会编译，因为我试图在port(.....)部分使用的STD_LOGIC不起作用。我知道问题是因为我没有导入IEEE库。我试图导入它，但我没有成功。

如何将IEEE库正确导入ModelSim中的VHDL程序？

Answer 1

要将定义std_logic类型的包导入VHDL设计，请将以下两行添加到VHDL文件的顶部：

library ieee;
use ieee.std_logic_1164.all;