ModelSim 10.1c致命错误

Question

我遇到ModelSim 10.1c的大问题。 我试图模拟UVM代码，但出现了以下错误：

  UVM_INFO verilog_src/questa_uvm_pkg-1.2/src/questa_uvm_pkg.sv(215) @ 0: reporter [Questa UVM] QUESTA_UVM-1.2
# UVM_INFO verilog_src/questa_uvm_pkg-1.2/src/questa_uvm_pkg.sv(217) @ 0: reporter [Questa UVM]  questa_uvm::init(+struct)
# UVM_INFO @ 0: reporter [RNTST] Running test ...
# ** Fatal: vl_unpack_regbit: Cannot handle type.

有人遇到这个问题吗？

Answer 1

您使用的是旧版本的Modelsim，并且很可能是您的代码出现问题，导致Modelsim出现问题。由于模拟已在运行，因此您可以显示能够缩小构造的范围，从而导致致命错误。

Answer 2

不幸的是，Modelsim不支持UVM，至少需要Questa Prime。 Modelsim仅支持所谓的SystemVerilog for Design，它缺少所需的Verification结构，如bin，covergroup，rand等。