SystemVerilog到VHDL std_logic泛型

Question

我的问题是我必须将generic从SystemVerilog模块传递到std_logic类型的VHDL实体，该实体将在信号分配中直接在该实体内使用。

entity foo is
    generic( my_generic : std_logic);
    port (...);
end foo;

architecture arc of foo is
...
begin
    my_signal <= not(my_generic);
    ...
end arc;    

但是，my_signal始终为'U'，无论何种类型（integer，std_logic，bit，reg，wire ）是SV中的参数。我正在使用的工具是Modelsim 10.3b。有一些解决方法，比如在VHDL中将其声明为整数，然后将其转换为宽度为1的std_logic_vector，但我想知道是否有更聪明的方法。我错过了什么吗？允许将std_logic作为参数传递吗？这可能会在Xilinx ISE合成期间引起问题吗？

提前致谢。