Verilog计数器错误

Question

我正在尝试实现一个计数器，它会在每个具有输入值的时钟脉冲中计算内部值。

module Counter(in, clk, out);

   input clk;
   input [7:0] in;

   wire clk;
   wire [7:0]  in;

   output [7:0] out;

   reg [7:0]    out;

   always @ (posedge clk) begin
      out <= out + in;
   end

endmodule

我得到的输出大部分时间都是正确的，但有时计数器没有按预期增加。 Here is a link to a waveform of the output。可以看出，即使 为3，计数器仍会从5跳到10，有人能帮帮我吗？

Answer 1

您的输出在波形中显示为八进制，或者基数为8（我猜测这是＆＃39; O 000＆＃39;在第二栏）。

在这种情况下，＆＃39; d5 +＆＃39; d3 =＆＃39; d8（＆＃39; o010）。所以一切似乎都正常。