标签： vhdl xilinx
我在VHDL中创建了一个在Active-HDL模拟器上运行良好的项目。代码的工作原理如下：用户插入一定数量的数字（2,4,8或16），生成伪随机数，然后结果是数字的平均值。 问题是，即使它适用于Active-HDL，我使用ISE设计套件在Nexys 3 Xilinx上实现它，数字与我想要的不符。任何想法为什么会发生这种情况？