Question

我正在尝试访问单个端口Block RAM。下面的代码是获取程序计数器PC指向的指令。我可以推断单端口块RAM，直到我在代码中使用'execute'状态将数据从寄存器'a'写入RAM。但是，当我添加执行状态时，如代码中所示，我推断双端口RAM。

此外，必须添加代码'data_out = mem [pc]'的最后一行来推断RAM，否则我没有得到它。

有人可以解释为什么会发生这种情况以及如何避免这种情况？任何帮助表示赞赏。

谢谢

module RAM_param(clk,data_out);
parameter n = 12;
parameter w = 16;

input clk;
reg read_write;


output reg [w-1:0] data_out;



parameter [1:0]
pc_val = 2'b00,
ifetch = 2'b01,
decode = 2'b10,
execute=2'b11;

reg [15:0]a;
reg [15:0]b;
reg [11:0] pc=12'd0;
reg [11:0] sp;
reg [11:0] addr;
reg [15:0] ir;
reg [15:0] mem [4095:0];
reg c,z,IEN;
reg [1:0]next_state=2'b00;
reg wen;




always@ (posedge clk)
begin

case(next_state)

pc_val:
        begin
                pc=pc+1;
                next_state<= ifetch;
        end

ifetch:     
        begin

            ir=mem[pc];

            next_state<=decode;
        end   

decode: 
        begin
            addr=ir[11:0];
            if(ir[15:12]==4'b0000)//LDA
                a=mem[addr];

            else if(ir[15:12]==4'b0001)//LDB
                b=mem[addr];

            else if (ir[15:12]==4'b0010)//STA
            begin
                wen=1;
                next_state<=execute;
            end 
        end

execute: begin
            if(wen==1)
            mem[addr]=a;
           end


endcase
data_out=mem[pc];
end
endmodule

Answer 1

你正在每个时钟周期从ram读取'data_out'，并且在同一个周期中，根据next_state变量，尝试写入ram。

如果您希望将ram作为单个端口，则无法在同一周期内读取和写入ram。所以你要么必须使用双端口ram，要么将'data_out'mem读取放入不同的状态，你也不会写入ram。

verilog中的单端口Block RAM - 斯巴达6

1 个答案: