将以下代码合成到FPGA的Block RAM或分布式RAM中

Question

在这里，columns是通过以下方式声明的reg：     reg [1022：0]列[0：1022];

 always@(posedge S_AXI_ACLK) begin 
         if(start_decoding == 1'b1) begin 
           for(ii = 0 ; ii < 1023 ; ii = ii+1) 
             if(rec_vector[ii] == 1'b1) begin 
               columns[ii][row_count - 1] <= 1'b1 ;
             end 
         end 
       end

我希望有人能告诉我此列块将被合成为块RAM还是分布式RAM。如果您认为，它将合成为一个分布式RAM，该怎么做才能将该块合成为Block RAM？