在VHDL中阻止Ram

Question

我正在开发一个利用Blocl Ram的VHDL项目，但由于某种原因我想用寄存器替换Block Ram，这可能吗？以及如何进一步处理？

此致

Answer 1

可以为此创建寄存器岛，但除非您需要同时读取插槽/寄存器，否则它不是一个好主意。 ASIC库有RAM宏。

您可以通过将其置于时钟process。

来执行类似下面的操作

if (address = 0) then
    if (write_enable = '1') then
        reg0 <= data_in;
    end if;
    data_out <= reg0;
elsif (address = 1) then
    if (write_enable = '1') then
        reg1 <= data_in;
    end if;
    data_out <= reg1;
-- and so on
end if;