Question

我创建了一个带有fulladder的8位加法器。正如您所看到的，我开始从右到左添加相应位的位，并按顺序添加信号t1和t2以及c2和t2。第一个cin设置为加法器输入cin。我没有看到我的实现有任何问题，但是当我运行它时，我得到o输出信号的红线。可以有人告诉我出了什么问题？（我测试了fulladder并返回正确的结果。）< / p>

谢谢。

以下是代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity adder8bit is
    Port ( a : in  STD_LOGIC_VECTOR (7 downto 0);
           b : in  STD_LOGIC_VECTOR (7 downto 0);
           cin : in  STD_LOGIC;
           o : out  STD_LOGIC_VECTOR (7 downto 0);
           cout : out  STD_LOGIC);
end adder8bit;

architecture Behavioral of adder8bit is

component fulladder is
    Port ( a : in  STD_LOGIC;
           b : in  STD_LOGIC;
           cin : in  STD_LOGIC;
           o : out  STD_LOGIC;
           cout : out  STD_LOGIC);
end component;

signal t1,t2:std_logic:='0';

begin

C1: fulladder port map( a => a(0), b => b(0), cin => cin, o => o(0), cout => t1 );
C2: fulladder port map( a => a(1), b => b(1), cin => t1, o => o(1), cout => t2 );
C3: fulladder port map( a => a(2), b => b(2), cin => t2, o => o(2), cout => t1 );
C4: fulladder port map( a => a(3), b => b(3), cin => t1, o => o(3), cout => t2 );
C5: fulladder port map( a => a(4), b => b(4), cin => t2, o => o(4), cout => t1 );
C6: fulladder port map( a => a(5), b => b(5), cin => t1, o => o(5), cout => t2 );
C7: fulladder port map( a => a(6), b => b(6), cin => t2, o => o(6), cout => t1 );
C8: fulladder port map( a => a(7), b => b(7), cin => t1, o => o(7), cout => cout );

end Behavioral;

Answer 1

在我看来，您认为您的实例C1 ... C8是按顺序执行的，因此您将两个信号t1和t2交替，就好像这是一个变量可以是的程序重复使用。

但是，您在这里创建了一个带连接的结构，t1对于您正在使用它的所有8个实例都是相同的信号。因此，C1, C3, C5有4个驱动程序C7和t1（同样适用于t2），此代码很可能无法合成。

您可以做的是在设置中使用8个进位信号，如下所示：

signal c: std_logic_vector(7 downto 1) := (others => '0');
-- ...
C1: fulladder port map( a => a(0), b => b(0), cin => cin, o => o(0), cout => c(1) );
C2: fulladder port map( a => a(1), b => b(1), cin => c(1), o => o(1), cout => c(2) );
C3: fulladder port map( a => a(2), b => b(2), cin => c(2), o => o(2), cout => c(3) );
-- ...
C8: fulladder port map( a => a(7), b => b(7), cin => c(7), o => o(7), cout => cout );

此外，您可以查看foor-generate-loops以减少代码中的重复次数。如果将进位向量扩展为包含cin和cout，则所有8行看起来都相同（除了增加的索引）。

signal c: std_logic_vector(8 downto 0) := (others => '0');
-- ...
c(0) <= cin;
cout <= c(8);
-- ...
-- your for-generate loop here...

Answer 2

您的信号t1和t2可能属于std_logic_vector类型，而不是std_logic。

全8位加法器，不合逻辑的输出

2 个答案: