如何从testbench生成Verilog RTL

Question

是否有任何工具可以生成通过特定测试平台的verilog RTL代码？即从testbench转到RTL

有没有办法做到这一点。

Answer 1

不，我不认为存在也不是一个好主意，因为以下原因仅举几例：

1. Verilog可以用多种方式编写
2. 使用算法无法正确解决时序问题
3. 有时，测试平台不能或不可能是详尽无遗的

可能还有更多。

然而，我认为你正在寻找的（在更一般意义上）是converts truth tables into boolean expressions的东西，如果你愿意，你可以从那里写下Verilog。

但请不要以这种方式写VERILOG这不是测试的基础

除非您使用Megafunctions之类的内容，否则请勿尝试自动生成任何代码。