标签: verilog system-verilog
我在我的测试台顶部模块中点击了一个RTL信号。
install_tensorflow()
问题是, 当我点击tbtop(assign语句)时,INIT_SIG进入未知状态。如果我不点击(注释assign语句),则INIT_SIG为低。为什么会出现这种情况? 任何想法都会有所帮助。我正在点击这个" init_sig"信号信息,以便我可以在跳棋中使用它。