将fpga输入时钟用于我的verilog代码

Question

我必须使用已经在fpga中生成的内部时钟，我必须将其提供给输出变量。怎么能用verilog代码获得内部时钟？ 有人告诉我，fpga板内部产生100MHz。如何将时钟信号传递给我的verilog代码？

Answer 1

您的问题并不完全清楚，但听起来您在fpga上有一个内部生成的时钟，这不是100 MHz，您想从内部生成的时钟生成100 MHz时钟？我很难相信你的fpga中确实有一个内部生成的时钟（我敢打赌你有一个连接到你的fpga的外部振荡器）。这说明几乎所有的fpgas（我敢打赌所有的fpgas - 没有听说过现代的fpgas）都有一些时钟倍频电路，它允许你接受时钟输入并对其进行操作（例如改变频率，相位，极性）等等）。在xilinx fpgas上，此块称为DCM，可通过coregen轻松配置。如果您提供更多细节/清晰度，我相信人们可以帮助您获得所需的信息。

Answer 2

您可以使用PLL模块（通过FPGA综合工具生成）。这个PLL可以接受1个输入CLOCK，并且能够产生最多5个OUTPUT时钟。现在，您将任何输出时钟信号分配给主设计（即，DUT）