16位std_logic_vector在vhdl中降低8位std_logic-vector

Question

我从一个块输出16位std_logic_vector。但是在后期我只需要使用低8位std_logic_vector.it创建综合问题...请告诉我如何避免这种情况..

Answer 1

如果你有一个16位std_logic_vector，你可以像这样访问各个字节：

signal largeVariable      : std_logic_vector(15 downto 0);
signal lower8bitsVariable : std_logic_vector(7 downto 0);
signal upper8bitsVariable : std_logic_vector(7 downto 0);

(...)

lower8bitsVariable <= largeVariable(7 downto 0);     --Store the lower 8 bits of largeVariable
upper8bitsVariable <= largeVariable(15 downto 8);    --Store the upper 8 bits of largeVariable