std_logic和std_logic_vector之间的差异（0到0）

Question

我正在研究从互联网下载的vhdl设计。某些输入/输出端口声明为std_logic_vector（0至0）。我不明白std_logic_vector（0到0）和std_logic之间有什么区别。它与一些优化有关吗？什么时候用一个代替另一个？

谢谢。

Answer 1

您发现的代码可能是自动生成的，因此大多数企业都可以更改端口的宽度。为了生成此代码，他们具有一些模板，并使它们的模板可配置，从而创建了更改某些静态变量的功能。例如，他们将其写为std_logic_vector(m-1 downto 0)，并且用户可以在GUI中更改m，因此，如果用户输入 m = 1 ，则自动生成的代码将具有std_logic_vector(0 downto 0)。