将STD_LOGIC连接到一位STD_LOGIC_VECTOR

Question

我正在使用Xilinx ISE并使用CORE Generator＆amp; amp;生成内存。架构向导。

问题是它创建了一个写入使能信号（wea）作为STD_LOGIC_VECTOR（0 downto 0）并导致类型不匹配：

  

行###：在encnt附近输入错误;当前类型std_logic;预期的类型   std_logic_vector

如何将encnt（std_logic）转换为一位std_logic_vector？

（ISE不允许我从内存文件中更改wea。）

Answer 1

这是这些IP块的常见情况。您可以轻松地将std_logic信号关联起来：

wea(0) => encnt,

您只需关联一个元素wea，而不是将(0)整体关联起来。由于wea只有一个元素，因此会分配整个向量。