Question

我有一个Spartan-E3 FPGA，我正在实现一个具有4个阶段的（并行）管道：http://i.imgur.com/6CQNk.png

两个阶段“T3”是相同的。 T1，T2和T4在50MHz时“运行”，而T3以25MHz运行（如图所示180°偏移）。

在行为模拟中，它工作正常，结果是正确的。当我尝试在我的FPGA上合成这个项目时会出现问题。特别是我收到这些警告（并且在场外产生的结果是错误的）：

WARNING:LIT:175 - Clock buffer is designated to drive clock loads. BUFGMUX
symbol "physical_group_clk_2/Clock_DCM/CLKFX_BUFG_INST" (output signal=clk_2)
has a mix of clock and non-clock loads. Some of the non-clock loads are
(maximum of 5 listed):
Pin I0 of pipeline/mux3/o<65>1
Pin I0 of pipeline/mux3/o<64>1
Pin I0 of pipeline/mux3/o<17>
Pin I0 of pipeline/mux3/o<18>
Pin I0 of pipeline/mux3/o<20>
WARNING:Route:455 - CLK Net:clk_2 may have excessive skew because 
0 CLK pins and 66 NON_CLK pins failed to route using a CLK template.

其中“clk_2”是CLOCK 25MHz。这是“我的多路复用器”：stage_4_in＆lt; = stage_3_1_out，当clk_2 ='1'时，stage_3_2_out;

基本上我不能用时钟信号驱动多路复用器选择。那么，我该怎么做呢？我必须这样做：如果CLOCK 25MHz为高，则mux输出必须是最高的;否则它必须是第二个（底部）。我无法弄清楚如何做到这一点。

顺便说一句，这是DCM配置：

CLK_FEEDBACK => "1X",
CLKDV_DIVIDE => 2.0,
CLKFX_DIVIDE => 4,
CLKFX_MULTIPLY => 2,
CLKIN_DIVIDE_BY_2 => FALSE,
CLKIN_PERIOD => 20.000,
CLKOUT_PHASE_SHIFT => "NONE",
DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS",
DFS_FREQUENCY_MODE => "LOW",
DLL_FREQUENCY_MODE => "LOW",
DUTY_CYCLE_CORRECTION => TRUE,
FACTORY_JF => x"C080",
PHASE_SHIFT => 0,
STARTUP_WAIT => TRUE

提前致谢。

Answer 1

消除25MHz时钟 - 从50MHz时钟开始运行整个批次，在偶数和50MHz周期期间启用时钟，以便在25 MHz下运行。（culrrent 25MHz时钟可能用作时钟使能信号）

管道和多路复用器的并行体育场2：1

1 个答案: