通过使用verilog FPGA使用四个2对1多路复用器的5对1多路复用器

Question

我使用verilog，在quartus 2软件中编写此代码。

module Mux5(u,v,w,x,y,s1,s2,s3,m);
    input u,v,w,x,y,s1,s2,s3;
    output m;
    wire a,b,c;

     a = ((~s1 & u ) | (s1 & v ));
     b = ((~s1 & w ) | (s1 & x ));
     c = ((~s2 & a ) | (s2 & b ));
    assign m = ((~s3 & c ) | (s3 & y ));

endmodule

但弹出以下错误。

Error (10170): Verilog HDL syntax error at Mux5.v(6) near text "=";  expecting ".", or "("

如何解决这个问题