Question

我刚刚开始学习Verilog这个学期，我只是坚持创建一个Verilog模块的任务，该模块使用多路复用来对2个8位输入进行不同的操作。下面是我写的Verilog代码，我收到了一些我不理解的错误。请帮忙！

module eightbit_palu( input[7:0] a, input[7:0] b, input[1:0] sel, output[7:0] f, output ovf ); 

reg f, ovf; 
    always @ (a , b, sel)

    case (sel)
        0 : f = a + b;
            ovf = f[8]^f[7]; 

        1 : f[0] = ~b[0]; 
            f[1] = ~b[1]; 
            f[2] = ~b[2]; 
            f[3] = ~b[3]; 
            f[4] = ~b[4]; 
            f[5] = ~b[5]; 
            f[6] = ~b[6]; 
            f[7] = ~b[7];

        2 : f[0] = a[0]&b[0]; f[1] = a[1]&b[1]; f[2] = a[2]&b[2]; f[3] = a[3]&b[3]; f[4] = a[4]&b[4]; 
             f[5] = a[5]&b[5]; f[6] = a[6]&b[6]; f[7] = a[7]&b[7]; 

        3 : f[0] = a[0]|b[0]; f[1] = a[1]|b[1]; f[2] = a[2]|b[2]; f[3] = a[3]|b[3]; f[4] = a[4]|b[4]; 
             f[5] = a[5]|b[5]; f[6] = a[6]|b[6]; f[7] = a[7]|b[7];
    endcase

endmodule

模拟器显示的错误是：

8：语法错误
  10：错误：难以理解的案例表达。
  11：语法错误
  19：错误：难以理解的案例表达。
  19：语法错误
  22：错误：难以理解的案例表达。
  22：语法错误

Answer 1

两个主要问题：

首先，使用Verilog，一系列程序性陈述必须包含begin - end个关键字

always @ (*) begin
    case (sel)
        0 : begin
              f = a + b;
              ovf = f[8]^f[7]; 
            end

        1 : begin
            f[0] = ~b[0];
            ...
            end

        ...
    endcase
end

其次，您将ANSI和非ANSI样式标头混合在一起，我将f和ovf声明为端口列表中的连线，然后是单个位寄存器。选择一种语法：

ANSI :(注意output reg）

module eightbit_palu( input[7:0] a, input[7:0] b, 
  input[1:0] sel, output reg [7:0] f, output reg ovf );

非ANSI：

module eightbit_palu( a, b, sel, f, ovf );
  input[7:0] a;
  input[7:0] b;
  input[1:0] sel;
  output [7:0] f;
  output ovf;
  reg [7:0] f;
  reg ovf;

建议的改进：

always @ (a , b, sel)至always @*
- 自2001年以来，Verilog支持组合逻辑块的通配符敏感性列表。这有助于防止代理RTL与合成门行为不匹配，并且是Verilog中首选的编码风格。仅在严格遵循1995版标准时才需要手动定义灵敏度。
您可以将条件1,2和3简化为按位操作:(例如1 : f = ~b;，2 : f = a & b;，3 : f = a | b;）。 For-loops是另一种选择
ovf是一个推断锁存器。锁存器不是必需的，但你需要知道你在做什么。建议您仅在必要时使用。 What is inferred latch and how it is created when it is missing else statement in if condition.can anybody explain briefly?

4对1多路复用器，在Verilog上实现加法，反转，AND，或门

1 个答案: