混合VHDL＆amp; Verilog设计：哪些免费模拟和/或综合工具？

Question

我正在使用VHDL和Verilog IP开发混合hdl设计。

如果我的目标FPGA供应商尚未被选中，我可以使用哪种工具模拟并合成 免费？

Answer 1

我不认为有任何免费模拟器可以进行混合语言设计。也许Xilinx isim可以使用混合语言，但您只能模拟针对Xilinx的设计（阅读许可协议以获取更多详细信息）。

更多免费模拟器：http://www.sigasi.com/faq/which-free-vhdl-simulator-can-i-use

免费综合工具由FPGA供应商提供。那就是：对于较小的FPGA芯片免费。

Answer 2

Xilinx ISIM当然可以进行混合语言模拟。上次我使用它时，有一些限制：我只能将Verilog内存模型添加到我的VHDL设计的顶层，而不是在子级别（代表SODIMM模块），并且有一些愚蠢的端口连接错误，可能现在固定的。

避免使用Xilinx IP，它会模拟供应商中立的代码，但在技术上可能会违反许可协议。

综合后网表可以使用任何一种语言，但如果您的内存模型仅在Verilog中可用且您的测试平台是VHDL，则无济于事......

Answer 3

Icarus Verilog - http://iverilog.icarus.com/

我为模拟混合信号（使用Spice / Gnucap）创建了代码的vvp_embedded分支。如果有人有兴趣帮助我，我可能会尝试集成VHDL模拟器。

就我个人而言，我认为VHDL是一种糟糕的语言，在许多方面都失败了，所以我通常会避免它。