我有一个Testbench，它使用VHDL-2008的分层访问来测试我的架构的良好行为，我用VHDL编写。
像这样：
TEST_SIGNAL <= << signal uut_0.signal_to_test : std_logic_vector(7 downto 0) >>;
这很好但现在我想要的是使用相同的测试平台来模拟与我的综合设计相对应的verilog网表：
VHDL Testbench
但是，我的分层访问现在不起作用（“ VHDL外部名称的目标不是vhdl对象。”错误。） 这是正常的（我猜），但你知道我怎么能绕过这个，即仍然观察我的设计的内部实体？ （除了宣布我想看的所有东西作为我的UUT的输出......）
（我使用ModelSim SE 10.3c进行模拟）