简短的问题。 VHDL中Simulation和Synthesis的含义是什么？ VHDL中的Simulation和Synthesis有什么区别？
您诚挚的 莫莫
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正如您现在可能已经意识到的那样，VHDL不是一种编程语言，而是一种硬件描述语言。很容易对术语感到困惑，因为HDL不像软件一样工作。
模拟包括使用模拟器（惊喜）（如ModelSim）来解释您的VHDL代码，同时激发输入以查看输出的外观。结果通常显示在波形图中，因此每当您看到波形图时，它的概率都与模拟有关。仿真发生在从不涉及实际FPGA的计算机中。仿真软件可能非常昂贵，我最近遇到了一个具有公平模拟功能的免费在线工具：EDA Playground
合成是完全不同的事情。一旦您的设计被证明可以在仿真中工作，VHDL代码就会经历一个艰难的过程，该过程会计算如何实现，简化，布局和路由FPGA中的实际资源以执行它应该具有的功能（想想它作为硬件相当于编译）。此过程的输出是一个下载到FPGA的文件。
希望它有所帮助！