我搜索了很多，但我没有找到一个好的解决方案。大多数答案仅在占空比为50％时起作用，但我正在寻找适用于占空比为40％等的时钟的解决方案。
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您会发现使用同步设计很难做到这一点，因为触发器只能在时钟边缘上切换。
典型的3个电路除以：
使用正时钟边沿并具有33％的输出占空比
使用正边沿和负边沿，如果输入为50％则占空比为50％
不幸的是，对于一般的输入占空比，例如40％，如果勾画出时钟边缘的位置，你会发现它们出现在：
0,0.4,1,1.4,2,2.4,3
但是对于40％的除以3，你需要将边距除以1.2（= 0.4 * 3）和1.8，但这些差异是不可用的。 （你只有0.4,0.6,1.0,1.4,1.6等差异）
以不同的占空比获得3分频的标准方法只是实例化延迟锁定环或锁相环电路。
例如，如果您正在使用Altera FPGA，请查看AltPLL宏功能，该功能具有设置目标占空比的选项，并且可以在很宽的输入占空比范围内工作。
但是，请注意，配置PLL时会设置输出占空比，并且不会跟踪输入占空比。