Xilinx ISE构建时间和已编译的模块

Question

有没有办法加速Xilinx ISE构建过程？我的项目中有多个verilog HDL文件。有时我会在一个文件中的某个位置实施一个小的更改。但是，构建时间与整个项目的更改时间相同。我认为软件对已经构建的模块没有任何优势。

我知道它的硬件，但还有一些出路。我的进展缓慢，我真的很麻烦。任何其他提示过程的提示都将受到赞赏。

你真的

Abu Bakar

Answer 1

您可以采取一些措施来加速FPGA构建。其中：
  - 布局规划
  - 设计分区（Xilinx和Altera有一些差异）
  - 添加虚假路径和多路径路径约束
  - 使用综合和物理实现工具选项
  - 重置方案的选择也会影响构建时间   - 不要过度约束时间

我在本书中更详细地讨论了这个主题。

感谢。

Answer 2

您可以对设计进行分区，以帮助加快大型设计中的布局布线过程。但说实话，FPGA构建总是非常冗长:(

这就是为什么我们大多数人开始在工作台上进行构建和调试，非常快速转向在模拟器中调试代码（编译速度非常快 - 秒），并且只有在它在那里工作做硅的loooong构建（小时）。