Question

//In here, `WORD_LEN is 32.

`include "Defines.v"

module Adder (in1, in2, out);
  input [`WORD_LEN-1:0] in1, in2;
  output [`WORD_LEN-1:0] out;

  assign out = in1 + in2;
endmodule

///////////////////////////////////////////////// //////////////

`timescale 1ns/1ns

module AdderTest;
  reg in1, in2;
  wire out;
  Adder TestAdder(.in1(in1), .in2(in2), .out(out));

  initial begin
  in1 = 4'b0000; in2 = 4'b0000; #100;
  in1 = 4'b0011; in2 = 4'b1111; #100;
  in1 = 4'b1000; in2 = 4'b1100; #100;
  $stop;
  end


endmodule

当我对此进行模拟时，只有in1 [0]和in2 [0]获得该值。除了他们，他们还有一条蓝线。此外，出了一条红线。我真的不明白这是怎么回事。请帮忙。

Answer 1

尽管您将in1，in2和out定义为模块中的32位端口（如注释所示），但是测试台中的连接信号仅为1位宽。因此，仅驱动模块输入信号的第一位（即in1[0]和in2[0]）。

尝试使用以下测试平台：

module AdderTest;
  reg  [31:0] in1, in2; // CHANGE
  wire [31:0] out;      // CHANGE
  Adder TestAdder(.in1(in1), .in2(in2), .out(out));

  initial begin
    in1 = 4'b0000; in2 = 4'b0000; #100;
    in1 = 4'b0011; in2 = 4'b1111; #100;
    in1 = 4'b1000; in2 = 4'b1100; #100;
    $stop;
  end
endmodule

Verilog Adder测试平台

1 个答案: