如何将vhdl模块包括到systemverilog文件中

Question

我试图在vivado的systemverilog项目中使用两个vhdl模块。 （在同一项目中）

我一开始就尝试使用include关键字，这没有给我任何错误，但是综合失败，这是错误

[Synth 8-2715]语法错误--[“” C：/Users/Batuhan/Desktop/fpga_VHDL_uart/Sonar_FPGA-master/src/MCU_UART_RX.vhd“：1]

它显示的行是vhdl文件的第一行，只是

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所以我想知道什么是包含其他模块的正确方法

Answer 1

只需实例化它们。根据您的错误消息，我假设您要将MCU_UART_RX模块添加到测试平台。因此，如果您有一个模块Foo

entity Foo is
    Port ( Clk     : in STD_LOGIC;
           DataIn  : in STD_LOGIC;
           DataOut : out STD_LOGIC
           );
end Foo;

您可以通过编写将该模块添加到System Verilog测试平台中

bit SimulationClock;
bit SimulationDataIn;
bit SimulationDataOut;

Foo DUT(
    .Clk(SimulationClock),
    .DataIn(SimulationDataIn),
    .DataOut(SimulationDataOut)
);

最后看起来像这样