Verilog真实卡在错误状态

Question

有人可以解释为什么以下代码中real_OUT不会从0更改为3.3吗？

Answer 1

您的if ... else语句中的缩进具有误导性。

第37行的else语句与第35行的if语句匹配。因此，always块的执行从第32行if (EN)跳到第39行{{1 }}

Answer 2

标准错误：您的敏感度列表不完整。它没有使用AVDD, Vhist_hl, Vhist_lh。

请勿使用always @( name, name, ...)，而应使用always @( * )或always_comb

同样，您无法同时使用上升沿和下降沿来合成代码。